Utforska höjdpunkterna på solid-state circuits-konferensen (isscc)

Vi har hört mycket om Moore's Law långsamhet på sistone, och även om det verkar vara sant i vissa fall, i andra delar av halvledarbranschen, pågår det fortfarande. Vid förra veckans International Solid-State Circuits Conference (ISSCC) tycktes de stora chiptrenderna vara att använda nya material, nya tekniker och nya idéer för att fortsätta pressa transistortätheten högre och förbättra krafteffektiviteten. Naturligtvis är det inte riktigt nyheter. Vi såg detta återspeglas i samtal om att producera logikchips på nya 7nm-processer, om att skapa 512 Gb 3D NAND-chips och om en mängd nya processorer.

Chip-designare överväger nya strukturer och material för transistorer, som visas i bilden ovan från TSMC. Det fanns också många diskussioner om nya verktyg för att göra transistorerna, inklusive litografiska framsteg som EUV och riktad självmontering, och nya sätt att förpacka flera dör tillsammans.

Innan jag gräver i detaljerna förblir det ganska fantastiskt för mig hur långt chipindustrin har kommit och hur genomsynliga chips har blivit i våra dagliga liv. Texas Instruments CTO Ahmad Bahai konstaterade i sin presentation att industrin 2015 sålde i genomsnitt 109 chips för varje person på planeten. Hans föredrag fokuserade på hur istället för marknader som domineras av en enda applikation - först datorer, sedan mobiltelefoner - industrin måste nu vara mer fokuserad på att "göra allt smartare", eftersom olika typer av chips hittar vägen till ett stort antal applikationer.

Branschen står dock inför stora utmaningar. Antalet företag som har råd att bygga ledande fabriker för logisk tillverkning har minskat från tjugotvå på noden 130nm till bara fyra företag idag vid 16 / 14nm-noden (Intel, Samsung, TSMC och GlobalFoundries), med ny process teknik som kostar miljarder att utveckla och nya anläggningar kostar ännu mer. Förra veckan sade Intel att den skulle spendera 7 miljarder dollar för att utveckla 7 nm på ett skal av en fab som den byggde för några år sedan i Arizona.

Fortfarande fanns det ett antal presentationer om olika företags planer på att gå till 10nm och 7nm processer.

TSMC har rullat ut sin 10nm-process, och det första chipet som tillkännagavs var Qualcomm Snapdragon 835, som är på väg ut inom kort. TSMC är kanske längst när man faktiskt kommersialiserar vad den kallar en 7nm-process, och på ISSCC beskrev den ett funktionellt 7nm SRAM-testchip. Detta kommer att använda det nu standard FinFET transistorkonceptet, men med några krets tekniker för att det ska fungera pålitligt och effektivt i mindre storlek. Framför allt säger TSMC att den kommer att producera den första versionen av sina 7nm-chips med nedsänkningslitografi, snarare än att vänta på EUV som de flesta av sina konkurrenter.

Kom ihåg att vad var och en av de stora tillverkarna kallar 7nm varierar enormt, så när det gäller densitet är det möjligt att TSMC 7nm-processen kommer att likna Intels kommande 10nm-process.

Samsung arbetar också på 7nm, och företaget har gjort det klart att det planerar att vänta på EUV. På utställningen talade Samsung om fördelarna med EUV-litografi och de framsteg som den har gjort när det gäller att använda tekniken.

3D NAND

Några av de mer intressanta meddelandena omfattade 512 GB 3D NAND-blixt och visade hur snabbt NAND-blixtdensiteten växer.

Western Digital (som har förvärvat SanDisk) talade om en 512 Gb 3D NAND-flashenhet som den tillkännagav före showen och förklarade hur den här enheten fortsätter att öka densiteten för sådana chips.

Detta specifika chip använder 64 lager av minneceller och tre bitar per cell för att nå 512 GB på ett munstycke som mäter 132 kvadratmeter. Det är inte lika tätt som Micron / Intel 3D NAND-designen, som använder en annan arkitektur med perifera kretsar under matrisen (CuA) för att nå 768 GB på en 179 kvadratmillimeter munstycke, men det är ett trevligt steg framåt. WD och Toshiba sa att det kunde förbättra tillförlitligheten och påskynda lästiderna med 20 procent och nå skrivhastighet på 55 Megabyte per sekund (MBps). Detta är i pilotproduktion och kommer att vara i volymproduktion under andra halvåret 2017.

För att inte övergå, visade Samsung fram sin nya 64-lagers 512 GB 3D NAND-chip, ett år efter att den visade en 48-lagers 256 GB enhet. Företaget gjorde en stor poäng för att visa att även om arealtätheten på 2D NAND-blixt växte med 26 procent per år från 2011 till 2016, har det kunnat öka arealtätheten för 3D NAND-blixt med 50 procent per år sedan det infördes tre år sedan.

Samsungs 512Gb-chip, som också använder teknik med tre bitar per cell, har en formstorlek på 128, 5 kvadratmeter, vilket gör det något tätare än WD / Toshiba-designen, men inte riktigt lika bra som Micron / Intel-designen. Samsung spenderade mycket av sitt samtal för att beskriva hur användning av tunnare lager har skapat utmaningar och hur det har skapat nya tekniker för att hantera tillförlitlighet och kraftutmaningar som skapats genom att använda dessa tunnare lager. Den sa att läsningstiden är 60 mikrosekunder (149MBps sekventiell läsning) och skrivgenomströmningen är 51MBps.

Det är tydligt att alla de tre stora NAND-flashlägren gör en bra process, och resultatet bör vara tätare och så småningom billigare minne från dem alla.

Nya anslutningar

Ett av de ämnen som jag hittat mest intressant på sistone är konceptet med en inbäddad multi-die interconnect bridge (EMIB), ett alternativ till andra så kallade 2.5D-tekniker som kombinerar flera dö i ett enda chippaket som är billigare eftersom det inte kräver en kiselinterposer eller genom-kisel vias. Vid utställningen talade Intel om detta när hon beskrev en 14nm 1GHz FPGA som kommer att ha en matrisstorlek på 560 mm ² omgiven av sex 20 nm munstyckssändtagare som tillverkas separat, till och med på andra tekniker. (Detta är förmodligen Stratix 10 SoC.) Men det blev mer intressant senare i veckan, eftersom Intel beskrev hur det skulle använda den här tekniken för att skapa Xeon-serverchips vid 7nm och den tredje generationen av 10nm.

Processorer på ISSCC

ISSCC såg ett antal tillkännagivanden om nya processorer, men snarare än chipmeddelanden var fokus på tekniken som faktiskt gör att chips fungerar så bra som möjligt. Jag var intresserad av att se nya detaljer för ett antal efterlängtade chips.

Jag förväntar mig att de nya Ryzen-chips som använder AMDs nya ZEN-arkitektur kommer att skickas inom kort, och AMD gav mycket mer tekniska detaljer om designen av Zen-kärnan och de olika cachorna.

Detta är ett 14nm FinFET-chip baserat på en grundläggande design som består av ett kärnkomplex med 4 kärnor, en 2MB nivå 2 cache och 8 MB 16-vägs associerande nivå 3 cache. Företaget säger basfrekvensen för en 8-kärnor, 16-gänga versionen kommer att vara 3, 4 GHz eller högre, och sade att chipet erbjuder mer än 40 procent förbättring av instruktioner per cykel (IPC) än den tidigare AMD-designen.

Resultatet är en ny kärna som AMD hävdar är mer effektiv än Intels nuvarande 14nm-design, men vi måste naturligtvis vänta på slutliga chips för att se den verkliga prestandan.

Som beskrivits tidigare kommer detta att vara tillgängligt från början på skrivbordschips, som kallas Summit Ridge och planeras att vara ute inom veckor. En serverversion känd som Neapel kommer ut under andra kvartalet och en APU med integrerad grafik främst för bärbara datorer kommer att visas senare i år.

IBM gav mer information om Power9-chips som de debuterade på Hot Chips, designade för avancerade servrar och beskrivs nu som "optimerade för kognitiv datoranvändning." Dessa är 14nm chips som kommer att finnas tillgängliga i versioner för båda skalorna (med 24 kärnor som kan hantera 4 samtidiga trådar) eller skala upp (med 12 kärnor som kan hantera 8 samtidiga trådar.) Chiparna kommer att stödja CAPI (Coherent Accelerator Processor) Gränssnitt) inklusive CAPI 2.0 med PCIe Gen 4-länkar med 16 gigabit per sekund (Gbps); och OpenCAPI 3.0, utformad för att fungera med upp till 25 Gbps. Dessutom kommer det att fungera med NVLink 2.0 för anslutningar till Nvidias GPU-acceleratorer.

MediaTek gav en översikt över sin kommande Helio X30, en 2, 8 GHz 10-kärnig mobilprocessor, anmärkningsvärt för att vara företagets första som producerades på en 10nm-process (förmodligen på TSMC).

Detta är intressant eftersom det har tre olika kärnkomplex: den första har två ARM Cortex-A73-kärnor som körs på 2, 8 GHz, utformade för att snabbt hantera tunga uppgifter; den andra har fyra 2, 5 GHz A53-kärnor, utformade för de flesta typiska uppgifter; och den tredje har fyra 2, 0 GHz A35-kärnor, som används när telefonen är inaktiv eller för mycket lätta uppgifter. MediaTek säger att A53-klustret med låg effekt är 40 procent mer energieffektivt än A73-klustret med hög effekt och att A35-klustret med låg effekt är 44 procent mer effektiva än kluster med låg effekt.

På utställningen fanns det många akademiska artiklar om ämnen som chips speciellt designade för maskininlärning. Jag är säker på att vi kommer att se mycket mer tonvikt på detta framöver, från GPU: er till passivt parallella processorer som är utformade för att hantera 8-bitars databehandling, till neuromorfiska chips och anpassade ASIC: er. Det är ett växande fält, men ett som får en fantastisk uppmärksamhet just nu.

Ännu längre ut kan den största utmaningen vara att flytta till kvantberäkning, vilket är ett helt annat sätt att göra datorer. Medan vi ser fler investeringar verkar det fortfarande långt från att bli en mainstream-teknik.

Under tiden kan vi dock se fram emot en massa coola nya chips.

Michael J. Miller är informationschef på Ziff Brothers Investments, ett privat investeringsföretag. Miller, som var chefredaktör för PC Magazine från 1991 till 2005, författare den här bloggen för PCMag.com för att dela sina tankar om PC-relaterade produkter. Inget investeringsråd erbjuds i denna blogg. Alla uppgifter friskrivs. Miller arbetar separat för ett privat värdepappersföretag som när som helst kan investera i företag vars produkter diskuteras i denna blogg, och ingen information om värdepapperstransaktioner kommer att göras.