Intel ser vägen för att utvidga moores lag till 7nm

Samtidigt som de gav väldigt lite detaljer om sina framtida produktionsplaner, använde Intel sitt investerarmöte förra veckan för att åter betona hur viktigt det är att se Moore's Law, uttalandet från medgrundare Gordon Moore om att chipstätheten kommer att fördubblas vartannat år. Företaget pratade om hur sin 14nm produktionsprocess, som nu används för sin Core M och kommande bredare Broadwell-linjer, visade en hel generations skalvärde och sade att det förväntades liknande skalning från sina framtida 10 och 7 nm noder, trots ökade investeringar nödvändiga vid varje nod.

VD Brian Krzanich inledde mötet med att prata om hur Moore's Law kommer att nå sitt 50-årsjubileum nästa år och sa att det fortfarande är ett av de viktigaste strategiska kraven för företaget. "Det är vårt jobb att hålla det kvar så länge som möjligt, " sade han.

Men det föll mest på Bill Holt (ovan), chef för teknik- och managementgruppen, för att förklara hur företaget kommer dit.

Holt noterade de problem som Intel har haft när det gällde 14nm-teknologin och noterade att det tog mer än 2, 5 år för att få 14nm-processen till en god avkastning istället för den normala tvååriga kadensen. För närvarande är avkastningen på 14 nm fortfarande inte lika bra som företaget får på 22 nm, men det är "i ett friskt intervall" och börjar konvergera med den tidigare processen, som han sade var Intels högsta avkastningsprocess någonsin. Som ett resultat, sade han, är kostnaderna för att tillverka dessa delar lite högre under fjärde kvartalet, vilket kommer att påverka marginalerna i början av nästa år, men att han förväntade sig att ändra sig senare under 2015. "Sann kostnadsreduktion förblir möjlig i en kapitalintensiv miljö, Sa Holt.

Efter några av de presentationer som jag såg på Intel Developer Forum för ett par månader sedan förklarade Holt varför 14nm-noden var en riktig krympning, även om han enades om att 14nm-nomenklaturen var i huvudsak meningslös. "Det finns inget som är 14 om det", sa han.

Men i jämförelse med sin 22nm Haswell-föregångare, minskades tonhöjden mellan fenorna i FinFET-designen till 0, 70x (vilket han noterade var målet, eftersom en reduktion på 30 procent i varje dimension skulle resultera i en fullständig halvering av området för en dör, förutsatt att det hade samma antal transistorer), men att grindsteget bara krymptade till 0, 78x. Men, konstaterade han, samtrafikhöjningen skalades längre än normalt till 0, 65x (från 80 nm till 52 nm) och kombinationen gör att hela chipet är nära 50 procent mindre (allt annat lika). Han noterade att detta varierar i olika delar av chipet, med SRAM: s skalning med 0, 54x, men samtrafik och grafik visar mer skalning.

För att göra det här arbetet skapade Intel transistorer från färre, stramare och längre fenor för att skapa transistorerna. Med andra ord, inte bara blev fenorna närmare varandra, de är nu längre.

Andra ändringar i denna version inkluderar Intels första användning av "avsiktliga" luftgap mellan komponenter, vilket möjliggör bättre samtrafikprestanda.

Jämfört ett 14nm Broadwell-chip med en 22nm Haswell-version, sa Holt att det nya chipet har 35 procent fler transistorer - 1, 3 miljarder - men är 37 procent mindre, så det visar en 2, 2x ökning i transistortäthet med de extra transistorer som går mot saker som förbättrad grafikprestanda.

Sammantaget, sade han, måste du "faktiskt få skalning" för att sänka kostnaderna - ett område där Holt sa att han trodde Intel var före konkurrenter som Samsung och Taiwan Semiconductor Manufacturing Corp. (TSMC). Han sa att kostnaden per transistor fortfarande sjunker och ligger till och med något under den historiska trendlinjen vid 14nm, och förutspådde att den skulle fortsätta att ligga under linjen vid 10nm och vid 7nm. Och, sade han, de nya noderna skulle inte bara ge kostnader utan också prestandaförbättringar. Åtminstone genom 7nm, sade han, "vi kan fortsätta att leverera löften i Moores lag."

I en annan presentation förklarade finansdirektör Stacy Smith de höga kostnaderna för att komma till varje ny nod och visa de relativa investeringar som behövs för att producera varje nod. Han sa att det blev svårare och mer kapitalintensivt.

Han noterade att det har skett en "uptick" i kostnader som börjar på 22 nm, på grund av nödvändigheten av flera mönster (behovet av att använda litografi flera gånger på vissa lager av matrisen), men sade att antalet skivstarter har gått ner sedan noden på 32 nm eftersom den vägda genomsnittliga formstorleken nu är mindre. Sammantaget är noden på 14 nm ungefär 30 procent mer kapitalintensiv än föregående generation, men baschipet är 37 procent mindre.

Totalt kommer Intel att spendera cirka 11 miljarder dollar i kapitalkostnader 2014 med planer på att spendera cirka 10, 5 miljarder dollar 2015. Cirka 7, 3 miljarder dollar av 2014-utgifterna är för att bygga tillverkningskapacitet, medan resten kommer att forskning och utveckling för framtida noder och för utveckling av 450 mm skivor och typiska företagskostnader som kontorsbyggnader och datorer.

Kostnaderna är så mycket, sade han, att delvis därför är det bara fyra företag i världen som skapar ledande logiktillverkning: Intel, Global Foundries, Samsung och TSMC.

I frågor efter presentationerna var Intel-cheferna noga med att inte ge ut för mycket information. På frågan om kostnader och möjligheten att byta till EUV-litografi sa Holt att kostnadsdiagrammet var "avsiktligt tvetydigt" eftersom de inte vet hur långt under den historiska kostnaden per transistorlinje nästa noder skulle vara. Han sa att han trodde att de kan komma under linjen utan EUV, "men jag vill inte."

Krzanich sa att företaget anser att det signalerade för mycket av sina avsikter till branschen om sina 14 nm-planer, så "vi kommer att vara lite mer försiktiga med att släppa information" om nya tillverkningskoder. Han skulle inte åta sig företagets bekanta Tick / Tock-kadens att släppa en ny processnod ett år och en ny arkitektur året efter, även om Smith sa att företaget förväntar sig att vara på en "ganska normal kadens" och "kommer att prata om 10 nm de närmaste 12 eller 18 månaderna när så är lämpligt."

3D NAND och vägen till 10 TB SSD: er

Inom ett annat teknikområde diskuterade Rob Crooke, chef för Intels Non-Volatile Memory Solutions Group (ovan) ny 3D-teknik för framställning av NAND-flashchips som används i SSD: er och liknande enheter. Han föreslog att solid-state-enheter är "bara i början av antagningskurvan" och sa att data vill vara närmare CPU: n med bara ekonomi som håller dem isär.

Han noterade att Intel gjorde sin första SSD - en 12 megabyte-modell - långt tillbaka 1992 och sa att den nuvarande tekniken är 200 000 gånger tätare idag. Intels nuvarande teknik - utvecklad i ett joint venture med Micron - skapade ett 256 gigabit NAND-minne med 3D-teknik. I denna teknik hålls minnet i kuber av transistorer istället för den traditionella "schackbrädan" -konstruktionen och involverar 32 lager av material med cirka 4 miljarder hål för lagring av bitarna. Som ett resultat, sa han, kan du skapa 1 terabyte lagring i cirka 2 mm och mer än 10 TB i en traditionell SSD-formfaktor.

Förutom den lilla storleken, sade Crooke att SSD: er erbjöd enorma prestandaförbättringar och sade att 4 tum NAND-lagring skulle kunna leverera 11 miljoner IOPS (input / output-operationer per sekund), vilket annars skulle kräva 500 fot traditionell hårddisklagring. (Han noterade att även om hårddiskar fortsätter att bli tätare, har de inte riktigt tagit fart.)