Video: Intel 14nm Microarchitecture (September 2024)
Vid Intel Developer Forum förra veckan avslöjade ett antal Intel-ingenjörer många fler tekniska detaljer om Core M-processorn, den övergripande Broadwell-mikroarkitekturen och 14nm-processen som ligger till grund för den.
Sr. Huvudingenjör och CPU-chef Arkitekt Srinivas Chennupaty förklarade huruvida Broadwell är "fästingen" i Intels "tick / tock" -kadens (vilket innebär att det främst är en process som krymper till 14 nm), men Broadwell mikroarkitektur har utvidgats från Haswell-arkitekturen används i de nuvarande 22nm produkterna. Även om de flesta av presentationerna var på Core M-versionen med låg effekt riktad mot surfplattor, 2-i-1 och fläktlösa ultraböcker, konstaterade han att denna arkitektur måste stödja ett brett sortiment av produkter från surfplattor till Xeon-servrar.
I allmänhet sade han att hela arkitekturen har utformats för bättre dynamisk effekt och termisk hantering, med en minskning av system-on-Chip (SoC) tomgångskraft och ett ökat dynamiskt driftsområde, vilket gör att den kan arbeta i ett större kraftspektrum. Därför fungerar Core M-versionen, som skalar ner till en total effektvärde på bara 4, 5 watt, i fläktlösa system.
En del av detta beror på förbättrad krafthantering inom själva kärnan, till exempel på hur den kan anpassas till olika effekttillstånd så att den fortfarande kan få "turbo boost" när det är nödvändigt utan att överhettas processorn och har en förbättrad helt integrerad spänning regulator (FIVR) utformad för att variera spänningen på ett sätt som övervakar toppbehovet och ger förbättrad prestanda vid lågt watt. Den erbjuder också bättre övervakning av hela lösningen, inklusive det separata plattformskontrollnavet (PCH) eller chipset, så att PCH i sin tur kan strypa strömmen för anslutna funktioner, vilket gör att länkar kan gå till lågenergitillstånd för saker som SATA-enheter, PCI Express och USB. Och det har en aktiv hudtemperaturhantering, så att chipet själv kan övervaka temperaturen och justera strömförbrukningen i enlighet därmed.
Mikroarkitekturen i sig kan få mer prestanda än föregående Haswell-generation på samma frekvens, på grund av funktioner som en större out-of-order schemaläggare, förbättrad adressförutsägelse och förbättring av beräkningar av vektor och flytande punkt.
Sammantaget sade han, även om enkeltrådade instruktioner per cykel bara var uppe i denna generation, allt detta lägger till den punkten att enkeltrådiga prestanda under de senaste sju åren är upp 50% med samma hastighet.
Andra ändringar inkluderar nya instruktioner för kryptografi och säkerhet, bättre övervakning och några förbättringar av de transaktionella minnesförlängningarna (känd som TSX eller Transactional Synchronization Extensions) och virtualiseringskommandon (VT-x) som fanns i föregående generation.
PCH-chipsetet som följer med Core M kallas PCH-LP och produceras faktiskt på 22nm-processen. Detta var utformat för att använda cirka 25% mindre ström när det går i tomgång och för att minska den aktiva effekten med cirka 20%. Det inkluderar också förbättringar i ljud- och PCI Express-lagring.
Sammantaget, sade han, förändringarna möjliggör dubbelt mindre effekt än du kan förvänta dig av traditionell processskalning, tillsammans med förbättrade enkeltråd instruktioner per klocka och vektor prestanda.
Liknande förbättringar har också tillämpats på grafik, enligt sr. Huvudingenjör och grafikarkitekt Aditya Sreenivas. Än en gång var målet förbättringar av prestanda / watt som bättre dynamisk effekt och läckageegenskaper, optimerad för lägre spänningsdrift; och mikroarkitekturförbättringar för att minska dynamisk kraft. Han noterade att detta är utformat för att fungera vid 6 och 10 watt också, och kanske antydande om nya versioner som kommer.
Själva grafikarkitekturen ser ut som den tidigare versionen, men GT2-versionen som användes i Core M-implementeringen har ökat från 20 till 24 exekveringsenheter, organiserade som tre "underkurser", vardera med 8 EU-enheter. (I ett annat samtal gav en Intel-ingenjör som fokuserade på datorarkitekturen exempel på versioner av grafiken med 12 och 48 EU: er, vilket föreslog framtida versioner.)
En viktig skillnad är att den här versionen stöder Direct X 11.2 och är DX12 redo och stöder Open GL 4.3 och Open CL 2.0. Detta borde innebära att nästan alla spel och applikationer ska fungera med grafiken här, men inte nödvändigtvis med samma hastighet som du skulle se på ett diskret grafikchip. Men totalt sett kan dessa förändringar stå för en 40% förbättring av grafikprestanda i vissa fall jämfört med den tidigare Haswell-Y-serien.
En annan stor förändring är stöd för delat virtuellt minne (SVM) under OpenCL, vilket gör att både CPU- och GPU-komponenter kan användas för att beräkna. Detta verkar vara väsentligen samma koncept som Heterogene System Architecture (HSA), som drivs av AMD och andra.
Den nya arkitekturen har också vissa förbättringar i mediefunktioner, enligt Intel Fellow och Chief Media Architect Hong Jiang. Han sa att chipet gör det möjligt för saker som Intel Quick Sync-video och videokodning att vara "2x snabbare" än den tidigare versionen, med förbättrad kvalitet. Dessutom har den nu stöd för VP8-avkodning samt AVC, VC-1, MPEG2 och MVC för video; JPEG och Motion JPEG-avkodning för videokonferenser och digital fotografering; och GPU-accelererad HEVC-avkodning och kodning för upp till 4K 30fps. Förutom att tillåta 4K-video bör dessa ändringar tillåta 25% längre Full HD-videouppspelning.
14nm Process Tech
Trots att Intel gav ut mycket information om 14nm-processtekniken tidigare, gick Mark Bohr, Intel Senior Fellow, Logic Technology Development, igenom den nya processen och delade mer information.
"Åtminstone för Intel fortsätter Moores lag, " sade han och visade en bild som indikerar att Intel har genomsnittligt gjort en 0, 7x skalning av transistorer varje generation i åratal och att det fortsätter att göra det. (Observera att om den skalar i båda dimensioner, skulle du få en ny transistor som var ungefär 50% storleken på en i förra generationen, vilket är vad Moore's Law tekniskt förutsäger.)
Han berättade om hur detta var Intels andra generation i sina "Tri-Gate" -transistorer, efter 22nm introduktionen (Intel använder termen "Tri-Gate" för att täcka transistorer där kanalen höjs över underlaget, som en fen, och kontrollen sveper runt alla tre sidor, en struktur som de flesta av branschen kallar "FinFET" -transistorer). Han noterade att avståndet mellan fenorna minskade från 60 nm till 42 nm under övergången till den nya processen; höjden på fenorna ökade faktiskt från 34 nm till 42 nm. (I bilden ovan är "high-k dielectric" i gult; metallgrindelektroden i blått, med hjälp av high-k / metal-gate-designen som Intel har använt sedan sin nod på 45 nm.)
På 14nm-generationen sade han att den minsta kritiska dimensionen var bredden på en Tri-gate-fin, som var cirka 8 nm, medan andra kritiska dimensioner sträckte sig från 10nm till 42nm (för avståndet mellan mitten av en fin tonhöjd till mitten av nästa fin tonhöjd). Han noterade att transistorer ofta tillverkas med flera fenor och att minska antalet fenor per transistor resulterar i förbättrad densitet och lägre kapacitans.
I den här generationen, sade han, minskade finhöjningen med 0, 7x (från 60 till 42 nm), grindhöjningen med 0, 87 (från 90 till 70 nm) och sammankopplingshöjningen med 0, 65x (från 80 till 52 nm), vilket gav totalt genomsnitt runt det historiska 0, 7x genomsnittet. Ett annat sätt att titta på det, sade han, var att multiplicera gate pitch och metal pitch, och där sa han att Intel var på 0, 53 för skalning av logikområdet, vilket han sade var bättre än normalt. (Som en sidoöppning var jag också intresserad av att Bohrs bilder visade Core M-processorn med 1, 9 miljarder transistorer i sin 82 mm2 matrisstorlek, jämfört med de 1, 3 miljarder som det officiella diagrammet har; Intel PR erkände felet och sa 1, 3 miljarder är rätt figur.)
När man tittar på kostnad per transistor, enades Bohr om att kostnaden per producerad kiselskiva ökar på grund av ytterligare maskeringssteg - med vissa lager som nu kräver dubbel- och till och med tredubbla mönster. Men han sade att eftersom 14nm-noden uppnår bättre än normal skalskalning, behåller den den normala kostnaden per transistorreduktion.
Han visade faktiskt diagram som indikerar att Intel förväntar sig att sådana minskningar fortsätter in i framtiden. Och han fortsatte att hävda att förändringarna också resulterar i lägre läckage och högre prestanda och därmed förbättrad prestanda per watt, vilket han sade förbättrade med 1, 6 gånger per generation.
Han noterade att när Intel flyttade från Haswell-Y till Core M skulle Intel ha haft en form som var 0, 51x storleken på det tidigare chipet om det hade varit funktionsneutralt; med de ytterligare funktionerna utformade i, sade han, uppnådde Core M skalstorleksskalning på 0, 63x.
Bohr sade att 14nm nu är i volymproduktion i Oregon och Arizona och skulle starta i Irland tidigt nästa år. Han sade också att även om Intel brukade ha två versioner av transistorer - högspännings- och ultralåg läckage - har den nu ett spektrum av funktioner från hög effekt till mycket lägre ände med olika transistorer, sammankopplade staplar etc.
Mycket av detta verkar vara en del av Intels push in i gjuteriutrymmet, där det gör chips för andra företag. Faktum är att Sunit Rikhi, chef för gjuteriföretaget, introducerade Bohr och höll senare sitt eget föredrag med alla alternativ som Intel erbjuder. (Trots att Intel har avancerad teknik har den inte erfarenhet av att göra lågkraftschips som konkurrenter som TSMC och Samsung har. Så det betonar dess ledning inom 14nm tillverkning.)
Nästa upp kommer 10nm, med Bohr som säger att det nu var i "full utvecklingsfas", och att hans "dagjobb" arbetade på 7nm-processen.
Han sa att han var mycket intresserad av EUV (extrem ultraviolett litografi) för dess potential i förbättrad skalning och förenkling av processflöden men sa att den bara inte var redo när det gäller tillförlitlighet och tillverkbarhet. Han sa att varken 14nm eller 10nm noderna använder den tekniken, även om han skulle ha velat. Han sa att Intel "inte satsade på det" för 7 nm och kunde tillverka chips på den noden utan den, även om han sa att det skulle bli bättre och enklare med EUV.
Bohr sade att en övergång till 450 mm skivor, från 300 mm-standarden som hela industrin nu använder, skulle bidra till att minska kostnaden per transistorer. Men han sa att det kostar mycket att utveckla en komplett verktygssats och helt ny fab och skulle bero på att flera stora företag samarbetar för att få allt detta gjort. Han sa att branschen inte riktigt har kommit överens om rätt tid för detta, så det är flera år bort.
Sammantaget sa han att han inte såg slutet på skalningen ännu och noterade att Intel-forskare tittade på olika lösningar inom transistorer, mönster, samtrafik och minne. Han sa att det fanns ett antal intressanta tekniska artiklar nyligen om saker som III-V-enheter (med hjälp av olika halvledarmaterial) och T-FETs (tunnelfälteffekttransistorer), och att "alltid något intressant" kommer.
