Intels 10nm-process: det är mer än bara skalskalning

I en serie presentationer igår gav Intel många fler detaljer om sin kommande 10nm-process för tillverkning av avancerade processorer, avslöjade en ny 22nm FinFET-process utformad för lägre effekt och lägre kostnadsenheter, föreslog en ny metrisk för att jämföra chipnoder och generellt pressade idén om att "Moore's Law är levande och väl." Det som stod ut mest för mig var tanken att även om processorer kommer att fortsätta att bli tätare , svårigheten och kostnaden för de nya processnoderna kommer att tvinga en fullständig omprövning av hur chips ska utformas i framtiden.

Mark Bohr, Intel Senior Kompis och chef för processarkitektur och integration, gav Intels vanliga tonhöjd om hur den leder halvledarindustrin inom processteknik. Han sa att Intel fortsätter att ha ungefär en treårs ledning över sina konkurrenter, även om chipgjuterier som Samsung och TSMC är i mitten av att rulla ut vad de kallar 10nm-processer innan Intels 10nm-produkter kommer ut mot slutet av året. Bohr sade att Intel introducerade de flesta av branschens viktigaste framsteg under de senaste 15 åren, inklusive ansträngda kisel, hög-k metallport och FinFET-transistorer (som Intel ursprungligen kallade Tri-Gate, även om det sedan har återvänt till att använda industristandardnamnet).

Bohr sa att nodnumren som används av alla tillverkare inte längre är meningsfulla, och istället krävde en ny mätning baserad på transistorantalet dividerat med cellområdet, där NAND-celler räknade för 60 procent av mätningen och Scan Flip-Flop Logikceller som räknas för 40 procent (för att vara tydliga, han hänvisar inte till NAND-flashminneceller, utan snarare till NAND- eller "negativ-OCH" -logiska grindar). Detta ger dig en mätning i transistorer per kvadratmillimeter, och Bohr visade en graf som återspeglar Intels förbättringar på en sådan skala, från 3, 3 miljoner transistorer / mm ² vid 45 nm till 37, 5 miljoner transistorer / mm2 vid 14 nm, och flyttade till över 100 miljoner transistorer / mm ² vid 10 nm.

Under de senaste åren har Intel använt gate pitch times logic cellhöjd som en mätning, men Bohr sa att detta inte längre fångar alla de framsteg som Intel gör. Han sa att åtgärden förblev en bra relativ metod för jämförelse, men gav inte ett hårt nummer.

Bohr sade att även om tiden mellan noderna förlängts - Intel inte längre kan införa nya noder vartannat år kan företaget uppnå bättre än normal områdeskalning, som Intel kallar " hyperskalning . "Han visade ett diagram som visade att både 14nm och 10nm Intel kunde göra logikområdet 37 procent storleken på logikområdet vid föregående nod.

Bohr konstaterade att andra delar av en processor - särskilt statiskt slumpmässigt åtkomstminne och ingång-utgångskretsar - inte krymper i samma takt som logiska transistorer. Att sätta samman allt, sade han att förbättringarna i skalningen gör det möjligt för Intel att ta ett chip som skulle kräva 100 mm ² vid 45 nm och göra ett motsvarande chip på bara 7, 6 mm ² vid 10 nm, förutsatt att inga funktioner ändras. (Naturligtvis i den verkliga världen, varje efterföljande generation av chip lägger till fler funktioner.)

Stacy Smith, Intels verkställande direktör för tillverkning, drift och försäljning, sa att till följd av detta, även om det tar längre tid mellan noder, har den ytterligare skalningen resulterat i samma förbättringar från år till år som de tidigare två åren kadens tillhandahålls över tiden.

Ruth Brain, en Intel Kompis och chef för samtrafiksteknologi och integration, pratade om företagets befintliga 14nm-teknik, som startade tillverkningen 2014, och sa att den var liknande i densitet som de 10nm-produkter som andra börjar leverera i år.

Hon förklarade hur denna process infördes " hyperskalning , "delvis genom att använda en mer effektiv multi-patterningsteknik för att skapa finare funktioner än 80nm-linjerna som de nuvarande 193nm-immersionsskannrarna kan skapa i ett enda pass. Intel sade att genom att använda en teknik som kallas" självjusterad dubbelmönster "(SADP), snarare än Litho-Etch-Litho-Etch-metoden som andra tillverkare använder, kan det få mer exakta och konsekventa resultat som leder till bättre avkastning och prestanda.

Sammantaget sade hjärnan användningen av hyperskalning resulterar i 1, 4 gånger fler enheter per dollar än traditionell skalning skulle tillåta, och det resulterar i ungefär motsvarande besparingar som Intel skulle ha fått om industrin flyttades från 300 mm till 450 mm kiselskivor (en switch som var allmänt diskuterats, men verkar ha övergivits för nu).

Kaizad Mistry, en koncerndirektör och meddirektör för utveckling av logikteknik, förklarade hur hyperskalning tekniker används vid 10nm och gav mer information om företagets 10nm-process, som han beskrev som "en full generation framåt" för andra 10nm-tekniker. Sammantaget sade han att 10nm-noden kommer att leverera antingen en 25-procentig förbättring av prestanda vid samma effekt eller en nästan 50 procent minskning i effekt vid samma prestanda jämfört med 14nm-noden.

Mistry beskrev Intels process som att använda en grindhöjd på 54nm och en cellhöjd på 272nm, samt en fin tonhöjd på 34nm och en minsta metallhöjd på 36nm. I huvudsak sa han att detta betyder att du har fenor som är 25 procent högre och 25 procent närmare avstånd än vid 14nm. Delvis, sade han, har detta åstadkommits genom att använda "självjusterad fyrkantig mönster", med en process Intel utvecklad för 14 nm multimönster och utvidga den ytterligare, vilket i sin tur möjliggör mindre funktioner. (Men jag kan konstatera att detta verkar indikera att grindhöjd inte går så snabbt som i tidigare generationer.)

Två nya hyperskalning framstegen har också hjälpt, sade han. Den första av dessa är "kontakt över aktiva gate, "vilket betyder att platsen där en grind korsar en fena att skapa en transistor är nu direkt över toppen istället för precis under den. Han sa att detta gav ytterligare 10 procent skalskalning över tonhöjdskalningen. Den andra tekniken, som Mistry sa hade använts tidigare men inte med FinFET-transistorer, kallas "single dummy gate." I 14nm-generationen, sade han, har Intels transistorer haft fulla "dummy-grindar" i utkanten av varje logikcell; vid 10nm, men Mistry sa att det bara finns en halv dummy grind i varje kant. Detta ger ytterligare 20 procent effektiv areaskalningsfördel, sade han.

Tillsammans, säger Mistry, möjliggör dessa tekniker en 2, 7x förbättring av transistortätheten och gör det möjligt för företaget att producera över 100 miljoner transistorer per kvadratmillimeter.

Mistry klargjorde också att, liksom med 14nm, har den expanderande längden mellan processnoder gjort det möjligt för företaget att förbättra varje nod en bit varje år. Mistry beskrev i allmänna termer planerar för ytterligare två noder för 10 nm tillverkning med förbättrad prestanda. (Jag tyckte det var intressant - och lite oroande - att även om dessa diagram visar 10nm-noderna som tydligt kräver mindre kraft än 14nm-noderna, föreslår de att de första 10nm-noderna inte kommer att erbjuda lika mycket prestanda som de senaste 14nm-noderna.)

Han sa att 10nm ++ -processen kommer att leverera ytterligare 15 procent bättre prestanda vid samma effekt eller 30 procent effektminskning vid samma prestanda jämfört med den ursprungliga 10nm-processen.

Senare var Murthy Renduchintala, ordförande för klienten och IoT-företag och systemarkitekturgrupp, mer uttrycklig och sa att kärnprodukterna syftar till en bättre förbättring än 15 procent varje år på en "årlig produktkadens."

Bohr återvände för att beskriva en ny process som heter 22 FFL, vilket betyder 22nm-behandling med FinFET: er med låg läckage. Han sa att denna process möjliggör upp till 100x minskning av effektläckage jämfört med konventionell plan teknologi, och skulle ha högre densitet än någon annan 22nm process, tillsammans med möjligheten till högre prestanda FinFETs. Det som är intressant här är att en chipdesign kan använda två olika typer av transistorer inom ett enda chip; högpresterande transistorer för saker som applikationsbehandling och lågläckstransistorer för alltid-på-alltid-anslutna kretsar.

Detta kan vara utformat för att konkurrera med andra 22nm-processer, till exempel Global Foundries 22nm FDX (kisel-på-isolator) -process. Tanken verkar vara att genom att gå med 22nm kan du undvika den dubbla mönstret och extra utgifterna som stramare noder kräver, men ändå uppnå goda prestanda.

Renduchintala talade om hur som en integrerad enhetstillverkare (IDM) - ett företag som både designar processorer och tillverkare dem - Intel har fördelen med en "sammansmältning mellan processteknik och produktutveckling." Företaget kan välja mellan flera typer av IP- och processtekniker, inklusive plockningstransistorer som passar varje del av dess design, sade han.

Det som jag tyckte mest intressant var hans diskussion om hur processordesign rörde sig från en traditionell monolitisk kärna till en "mix and match" -design. Idén om heterogena kärnor är inget nytt, men idén att kunna ha olika delar av en processor byggd på matriser med olika processer som alla är kopplade ihop kan vara en stor förändring.

Aktivering av detta är den inbäddade multi-interconnect bridge (EMIB) som Intel började leverera med sin senaste Stratix 10 FPGA-teknik och diskuterade med användning av framtida Xeon-serverprodukter under sin senaste investeringsdag.

Renduchintala beskrev en framtida värld där en processor kan ha CPU- och GPU-kärnor producerade på de senaste och tätaste processerna, med saker som IO-komponenter och kommunikationer som inte drar så mycket nytta av den ökade densiteten på en tidigare process och andra saker på ännu äldre noder. Alla dessa matriser skulle anslutas med hjälp av denna EMIB-bro, som möjliggör snabbare anslutningar än traditionella multi-chip-paket, men är lägre kostnad jämfört med att använda en kiselinterposer.

Om alla dessa saker inträffade kan hela ramen för nya processorer förändras. Från att få en ny processor helt gjord på en ny process varje par år, kanske vi är på väg mot en värld som innebär en mycket mer gradvis förändring av processteknik i endast delar av chipet. Detta öppnar också möjligheten att lägga till många fler saker till själva chipet, från att integrera mer IO komponenter, till olika typer av minne. På lång sikt kan detta signalera stora förändringar i hur chips - och de system de driver - fungerar.

Michael J. Miller är informationschef på Ziff Brothers Investments, ett privat investeringsföretag. Miller, som var chefredaktör för PC Magazine från 1991 till 2005, författare den här bloggen för PCMag.com för att dela sina tankar om PC-relaterade produkter. Inget investeringsråd erbjuds i denna blogg. Alla uppgifter friskrivs. Miller arbetar separat för ett privat värdepappersföretag som när som helst kan investera i företag vars produkter diskuteras i denna blogg, och ingen information om värdepapperstransaktioner kommer att göras.