Är moores lag levande och bra? beror på hur du definierar skalning

Nyligen har det varit mycket prat om Moores lag som bromsat ner och utmaningarna för chipmakare när de försöker gå till allt mindre dimensioner. Visst kommer datorer inte att bli snabbare i takt med de en gång var och utmaningarna för chipmakare har aldrig varit högre. Fortfarande fortsätter Intel att insistera på att "Moores lag är levande och bra" när man talar om sina planer för 10nm och 7nm produktion. För att försöka ta reda på vad som händer, tittade jag på olika mått på framsteg och fick några olika svar.

Medan många överträder Moores lag med hastighet är det faktiskt ett mått på hastigheten i ökningen av komplexiteten hos minimikomponenten, mer eller mindre som säger att antalet transistorer kommer att fördubblas periodvis. I det ursprungliga papperet från 1965 inträffade denna fördubbling varje år, men 1975 uppdaterade Moore sin projektion till fördubbling vartannat år, vilket i allmänhet har varit det märke som chipmakare har strävat efter sedan dess.

Vid Intels investeringsdag förra månaden visade Bill Holt, verkställande direktör och chef för teknik- och tillverkningskoncernen, igen bilder som antydde antalet "normaliserade" transistorer per område fortsätter att minska i en takt som är bättre än att fördubblas, även om han påpekade att produktionskostnaderna ökade ännu snabbare än väntat. Resultatet, sade han, är att kostnaden per transistor har förblivit i takt.

Men för första gången jag minns, betonade han att olika typer av transistorer inom ett chip kräver olika mängder av ytan på chipet, med SRAM-minneceller som är ungefär tre gånger tätare än logikceller. Han använde detta påstående för att avleda frågor om den genomsnittliga transistortätheten jämfört med Apple A9-chips tillverkade av Samsung eller TSMC.

För att titta närmare tittade min kollega John Morris och jag på Intels publicerade statistik över dess chips sedan 1999, från Pentium III (känd som Coppermine), som producerades vid 180nm, fram till förra årets Broadwell Core-chips, den första med 14nm teknik.

Först tittade vi på Gate Pitch Scaling - det minsta avståndet mellan grindarna som utgör en transistor. Traditionell skalning skulle föreslå att detta minskar 70 procent per generation för att få den totala skalningen på 50 procent. Med denna åtgärd är det tydligt att medan skalningen fortsätter, ser vi inte så mycket minskning som vi kan förvänta oss.

Men andra tekniker som chipmakare använder förändrar det lite. När vi tittar på SRAM-minneceller, den mest täta och mest grundläggande delen av ett chip, kan vi se att det förrän nyligen gav oss en reduktion på 50 procent per processgeneration, även om det verkar halkas.

Under de senaste åren har Intel också betonat total skalning av logikområdet, som är produkten från grindsteget och minimikraften för metallkopplingar som leder signaler runt det chipet och ansluter det till omvärlden. Detta är meningsfullt eftersom om de logiska transistorerna skalas, men samtrafikförbindelserna inte blir mindre kommer den totala chipstorleken och kostnaden inte att minska. Exempelvis använder TSMC: s 16nm FinFET-process samma bakre metallprocess som sitt 20nm plana chip, så det erbjuder lite i vägen för krympning (även om det är snabbare och använder mindre kraft). När det gäller skalning av logikområdet verkar Intel vara i mål under de senaste generationerna.

Det finns många sätt att titta på trenderna, och en sak som verkar tydlig är att det nu tar längre tid att komma till nästa nod än det har tagit under de senaste 20 åren. I stället för två år mellan noderna, för 14nm och den kommande 10nmnoden, kommer det faktiskt att vara närmare 2, 5 år, med 10nm chips planerade att anlända under andra halvåret 2017.

Intel påpekar att på lång sikt - att gå tillbaka till den första mikroprocessorn, 4004 - har tiden mellan nya generationer av chipteknologi alltid varit lite flexibel.

Intel använder denna bild (som Intel Fellow Mark Bohr har visat många gånger) för att indikera utsträckningen av Moore's Law, från den första mikroprocessorn, Intel 4004, som använde 2300 transistorer på en 10 mikron process 1971, till dagens 14nm-process. När man tittar på detta diagram säger Intel att den genomsnittliga kadensen har varit en ny nod vartannat år. Enligt den uppfattningen är en 2, 5-årig takt för 14nm och 10nm inte så betydelsefull. Jag tittar på det och ser en påskyndande av Moore's Law från cirka 1995 till cirka 2012, då de första 22nm Ivy Bridge-produkterna började dyka upp. Nu tycks kadensen sakta igen.

(Observera att Intel slutade att ge information om formstorlek och transistor med 14nm-generationen med hänvisning till konkurrensfrågor, så de senaste siffrorna vi har för en fyrkärna kommer från 22 nm Haswell, som hade 1, 4 miljarder transistorer i en 177 mm ² dör.)

Så drar Moores lag ner? Det beror på hur du ser på det. Det är säkert tydligt att tempoet ser ut att ha minskat på vissa mått, och att de utmaningar som chipmakare står inför blir hårdare för varje generation. Idag påstår endast fyra företag - Intel, GlobalFoundries, Samsung och TSMC - ha 14 eller 16 nm processer. Att skapa ett nytt chip på en av dessa nya processer är dyrare än någonsin. Men det finns tillräckligt med anledning och tillräckligt incitament att förvänta sig att vi kommer att se 10nm chips runt 2017, och att 7nm, 5nm och 3nm chips kommer att följa.