Video: The Importance of 7nm (September 2024)
En av de stora sakerna vid denna veckas International Solid States Circuits Conference (ISSCC) var en diskussion om hur industrin kommer att skapa processorer vid 10nm och nedan, och om det kommer att vara kostnadseffektivt.
Intel Senior Fellow Mark Bohr höll ett mycket täckt föredrag på en panel där han upprepade Intels tro att Moores Law - konceptet att chipstäthet kan fördubblas i varje efterföljande generation - fortsätter. Som Intel har sagt tidigare, sade Bohr att han tror att den kan tillverka chips vid 10nm och till och med 7nm med hjälp av befintliga litografiverktyg, även om det verkligen skulle vilja ha extremt ultraviolett (EUV) litografiverktyg redo att gå för 7nm.
Hans stora poäng var att fortsatt skalning alltid har krävt nya innovationer i processer och design (som införandet av kopparanslutningar, ansträngd kisel, hög-K / metallport och FinFET-teknik), och att ytterligare innovation kommer att krävas för att fortsätta skalning till 10 och 7 nm och nedan. Men han gav inga nya detaljer om vilka förändringar i process, material eller strukturer Intel kommer att använda på de nya noderna.
Till skillnad från vissa publicerade rapporter bekräftade Bohr faktiskt inte att Intel kommer att leverera 10nm delar 2016. (Med tanke på att Intel skickade sina första 14nm chips i slutet av 2014 skulle frakt 10nm nästa år matcha den typiska tvååriga processen för processen noder; när jag frågade Intels VD Brian Krzanich om den tvååriga kadensen kommer att fortsätta, sa han att Intel trodde det kunde.) Intels process på 14 nm gick långsammare än förväntat, och medan Bohr sa att dess 10nm-pilotlinje visar en förbättring på 50 procent i kapacitet jämfört med där 14nm var på samma punkt i sin utveckling, vill företaget inte göra ett fast åtagande.
Bohr var tydligt att han förväntade sig att inte bara chipskalningen fortsätter, utan att även om kostnaden för att göra varje skiva fortsätter att öka, kommer ökad täthet av transistorer att räcka så att Intels tillverkningskostnad per transistor kommer att fortsätta att minska tillräckligt för att göra det värt att fortsätta skala. Han sa det tidigare, men det står i kontrast till vissa andra företag som har varit mer skeptiska.
Han påpekade att historien för chipdesign omfattar mer och mer integration, med moderna System-on-Chip (SoC) -konstruktioner som nu integrerar saker som olika effektnivåer, analoga komponenter och högspänningsinsignaler. Framtiden kan låna sig 2, 5D-chips (där separata matriser är anslutna via en intern buss på paketet) eller till och med 3D-chips (där genom-kisel vias eller TSV: er ansluter flera chipster.) Han sa att sådana system kommer att vara bra för systemet integration, men dålig för låg kostnad.
Bohr sa att 3D-chips med TSV: er inte riktigt fungerar för högpresterande CPU: er eftersom du inte kan få tillräcklig TSV-täthet eller ta itu med de termiska problemen, och att även på mobila SoC, där det är tekniskt mer genomförbart, har det inte har verkligen använts ännu eftersom det lägger till för mycket kostnad.
Andra leverantörer hade olika perspektiv, som du kan förvänta dig.
Kinam Kim, ordförande för Samsung Electronics påpekade att densiteten - antalet transistorer per chipområde - har fortsatt att öka.
Men han påpekade också att vi närmar oss en teoretisk gräns vid 1, 5 nm, och att med EUV i kombination med fyrdubbla mönstertryck är det teoretiskt möjligt att nå 3, 25 nm. Men han förväntade sig att för att komma dit kommer branschen att behöva nya verktyg, strukturer och material.
Till exempel föreslog han att Samsung kanske flyttade sin logikproduktion från FinFET: er (som Intel började producera för några år sedan, och Samsung började bara leverera) till gate-all-around och Nanowire-kontakter runt 7 nm, följt av tunnel FET. Vid den tidpunkten överväger företaget också nya material. Han noterade att DRAM och NAND-tekniken redan innehåller många nya funktioner, inklusive 3D-tillverkning.
Även om ledande gjuteri TSMC inte gav någon specifik teknikpresentation, arbetar den också med nya material och strukturer när den läser utvecklingen av sin tillverkning av 16 nm i år och framtida noder framöver.
Jag var särskilt intresserad av en något annorlunda syn på var branschen var på väg av Sehat Sutardja, VD för Marvell Technology Group.
Han klagade över att kostnaden för att skapa en "mask" (mallen för att skapa ett chip) mer än fördubblade varje generation, och att det i nuvarande takt kunde komma upp till 10 miljoner dollar år 2018. Som ett resultat av dessa maskkostnader och FoU, sade han, att göra en SoC på den nuvarande FinFET-tekniken är bara meningsfull om chipets totala livslängd blir mycket stor - 25 miljoner enheter eller mer. Ändå är marknaden så fragmenterad, det är svårt för de flesta företag att ha en tillräckligt stor volym.
Sutardja sa att nuvarande mobila SoC: er har "för mycket integration för vårt eget bästa" och noterade hur många funktioner som är integrerade i ett mobilchip (som Southbridge för I / O-anslutningar, anslutningsmöjligheter för Wi-Fi och Bluetooth, och modemet) är fortfarande inte integrerade i stationära och bärbara processorer.
Istället föreslog han industrin att flytta till det han kallade MoChi (för Modular Chip), vilket kommer att innebära ett Lego-liknande koncept att ansluta enskilda komponenter till en "virtuell SoC." Detta, sade han, kommer att möjliggöra en separering av dator- och icke-beräkningsfunktion, med CPU- och GPU-funktioner som produceras på de mest avancerade noderna och andra funktioner på olika, billigare noder. Dessa komponenter kommer att anslutas via en samtrafik som kommer att vara en förlängning av AXI-bussen. Det är en intressant idé, särskilt för de mindre leverantörerna, även om många företag troligen kommer att behöva komma ombord för att göra detta till en livskraftig standard.
Att komma till nyare och bättre chips har aldrig varit enkelt, men det verkar svårare nu än det har varit, och säkert dyrare. Resultatet kan bli färre konkurrenter och längre tid mellan noder, men det verkar fortfarande som att chipskalningen fortsätter.
