Oracle, nvidia, arm tar rampljuset vid heta chips

Medan mycket av chipspänningen förra veckan kom från Intels Broadwell-tillkännagivande, diskuterades ett antal andra chips i detalj vid den årliga Hot Chips-konferensen, som tenderar att fokusera mest på chips utformade för servrar och datacenter.

Serien är känd för avancerade chips, där Intel, Oracle och IBM alla diskuterade sina senaste poster, men bara Oracle's Sparc M7 var verkligen ny. Istället slutade mycket av showen med att fokusera på ARM-baserade produkter, inklusive de första detaljerna i Nvidias kommande 64-bitars "Denver" -version av sin Tegra K1-processor

Oracle, Intel och IBM syftar högt med serverchips

Av high-end-chips kom de mest imponerande nyheterna från Oracle, som diskuterade nästa generation av sin SPARC-processor, känd en M7. Detta chip kommer att ha 32 S4 SPARC-kärnor (vardera med upp till åtta dynamiska trådar), 64 MB L3-cache, åtta DDR4-minneskontroller (upp till 2 TB per processor och 160 GBps minne bandbredd med DDR4-2133) och åtta dataanalysacceleratorer anslutna över ett on-chip-nätverk.

Chipet är organiserat i åtta kluster med fyra kärnor vardera med delad L2-cache och en partitionerad 8 MB L3-cache med mer än 192 GBps bandbredd mellan en kärnklynge och dess lokala L3-cache. I jämförelse med M6 (ett 28nm-chip med 12 3, 6 GHz SPARC S3-kärnor) levererar M7 3-3, 5 gånger bättre prestanda på minnesbandbredd, heltalström, OLTP, Java, ERP-system och flytpunktsgenomströmning. Stephen Phillips, Oracle's Senior Director för SPARC Architecture, sade att målet var en stegfunktionsökning i prestanda, snarare än stegvisa vinster.

M7 kan skala till 8 uttag limfritt (upp till 256 kärnor, 2000 trådar och 16 TB minne), och med en ASIC-switch för att hantera trafik mellan dem i en SMP-konfiguration, upp till 32 processorer, så att du kan hamna med ett system med 1 024 kärnor, 8192 trådar och upp till 64 TB minne. Ganska imponerande. Oracle sa att det erbjuder 3 till 3, 5 gånger bättre prestanda på en mängd tester, jämfört med förra årets SPARC M6. Företaget sa att detta kommer att optimeras för Oracle's egen programvaruback, tillverkad på en 20nm-process och tillgänglig i system någon gång nästa år.

IBM gav också mer information om sin Power8-linje, som den meddelade vid förra årets utställning. Den versionen av chipet hade 12 kärnor, vardera med upp till åtta trådar med 512KB SRAM nivå 2-cache per kärna (6 MB totalt L2) och 96 MB delad inbäddad DRAM som en nivå 3-cache. Detta enorma chip, som mäter 650 kvadratmeter med 4, 2 miljarder transistorer, tillverkas på IBMs 22nm SOI-process och började levereras i juni, enligt IBM.

För några månader sedan tillkännagav IBM en version med sex kärnor som mäter 362 mm ². Årets samtal handlade om hur IBM kan kombinera två av de sexkärniga versionerna i ett enda paket med 48 banor med PCIe Gen 3. IBM sa att en två-socket-version med totalt 24 kärnor och 192 trådar kommer att överträffa en tvåprocessor Xeon Ivy Bridge-server med 24 kärnor (med 48 trådar). IBM säljer Power mestadels på högpresterande och specialiserade marknadsplatser, så de flesta kommer inte att jämföra de två, men det är intressant. I ett försök att göra Power-arkitekturen mer mainstream tillkännagav IBM förra året Open Power Consortium, och i år sade företaget att det hade en fullständig open source-programvaruback för plattformen. Men hittills har ingen annan än IBM meddelat en server baserad på plattformen.

Intel talade om "Ivytown", serverversionen av Ivy Bridge, som innehåller versionerna av Xeon E5 som infördes för ett år sedan, och Xeon E7 som introducerades i februari. Årets samtal fokuserade på hur Intel nu i princip har en arkitektur som kan täcka båda marknaderna, med chips som tillåter upp till 15 kärnor, två DDR3-minneskontroller, tre QPI-länkar och 40 PCI Gen 3-körfält, som är ordnade i ett modulärt golv plan som kan förvandlas till tre olika munstycken, var och en designade för olika uttag, med totalt mer än 75 varianter. Detta kan användas i två-, fyra- och åtta-uttagsservrar utan speciella sammankopplingar.

Dessa chips utgör naturligtvis huvuddelen av serverinköp idag, eftersom Intel står för de allra flesta serverenheter. Men mycket av informationen täcktes tidigare på ISSCC, och Intel förväntas i stort sett introducera nästa version av E5-familjen (E5-1600v3 och E5-2600 v3) mycket kort, baserat på en uppdaterad version med en variant av Haswell-arkitektur som heter Haswell-EP. (Förra veckan tillkännagav Dell nya arbetsstationer baserade på dessa nya chips.)

Intel diskuterade också sin Atom C2000, känd som Avoton, som gick i produktion i slutet av 2013. Detta chip och Ivy Bridge och Haswell-chips är alla baserade på Intels 22nm-process.

Nvidia, AMD, Applied Micro Aim på nya marknader för ARM

Föreställningens största överraskning var troligen fokuset på ARM-baserad teknik, inklusive nycklar från ARM-högtalare och Nvidias detaljering av den kommande "Denver" -versionen av sin Tegra K1-processor.

I en grundläggande diskussion diskuterade ARM CTO Mike Muller kraftbegränsningarna i allt från sensorer till servrar och fokuserade på hur ARM försökte expandera till företaget. Muller pressade också konceptet med att använda ARM-sensorchips för Internet of Things, ett ämne som också återkom i en nyckel från Qualcomms Rob Chandhok. Men varken företag tillkännagav nya kärnor eller processorer.

Istället kom de stora nyheterna på den fronten från Nvidia, som gav mycket mer information om den nya versionen av sin K1-processor. När företagets Denver-projekt först tillkännagav, låter det som om detta chip skulle riktas mot den högpresterande datormarknaden, men nu verkar företaget ha fokuserat mer på saker som surfplattor och fordonsmarknaden. Tegra K1 kommer i två versioner. Den första, som tillkännagavs tidigare i år och nu levereras i företagets Shield-surfplatta, har fyra 32-bitars ARM Cortex-A15-kärnor plus en lågeffekt "följeslagarkärna" i 4 + 1-konfigurationen som Nvidia har drivit in dess Tegra-linje i flera år.

Denver-versionen är helt annorlunda med två nya egna 64-bitars kärnor designade av Nvidia, och företaget visar verkligen de resultatvinster som det får. Kärnan är sjuvägs superscalar (vilket innebär att den kan köra upp till sju mikrooperationer samtidigt) och har en 128 kB fyrvägs L1 instruktionscache och en 64KB fyrvägs L1 datacache. Chipet kombinerar två av dessa kärnor, tillsammans med en 2MB nivå 2-cache som tjänar båda kärnorna, som de 192 "CUDA-kärnorna" (grafikkärnor) som den delar med 32-bitars K1. Som sådan representerar det ett stort avvikelse från 4 + 1-arkitekturen.

En stor förändring inkluderar det som Nvidia kallar "dynamisk kodoptimering", som är utformad för att ta ofta använda ARM-kod och konvertera den till mikrokod som är särskilt optimerad för processorn. Detta lagras i 128 MB cacheminne (ristat ur det traditionella systemminnet). Målet är att ge det prestanda för en exekverad exekvering utan att kräva så mycket kraft som den tekniken vanligtvis använder. Konceptet är inte nytt - Transmeta försökte det för år sedan med sitt Crusoe-chip - men Nvidia säger att detta nu fungerar särskilt bättre.

Nvidia visade flera riktmärken, där det hävdade att det nya chipet kan uppnå betydligt högre prestanda än befintliga fyra- eller åtta-kärniga mobila CPU: er, särskilt med hänvisning till Qualcomms Snapdragon 800 (MSM8974), Apple A7 (ibland kallad Cyclone) som används på iPhone 5s - och till och med några vanliga PC-processorer. Nvidia sa att den överträffade en Atom (Bay Trail) processor och liknade Intels 1, 4 GHz dual-core Celeron (Haswell) processor. Självklart brukar jag ta leverantörens prestationsnummer med ett saltkorn: inte bara väljer leverantörerna riktmärken, det är inte alls tydligt att vi talar om samma klockhastigheter eller samma effektuttag.

Samtidigt, i chips riktade mer mot servrar, talade AMD mer om sin Opteron A1100, känd som "Seattle", med företaget som sa att det för närvarande sampling och borde vara tillgängligt i servrar runt slutet av detta år. Detta chip har åtta 64-bitars Cortex A57 CPU-kärnor; 4 MB L2-cache och 8 MB L3-cache; två minneskanaler för upp till 128 GB DDR3- eller DDR4-minne med felkorrigering; massor av integrerade I / O (8 banor vardera av PCIe Gen3 och 6 Gbps SATA och två 10 Gbps Ethernet-portar); en Cortex A5 "systemkontrollprocessor" för säker start; och en accelerator för att påskynda kryptering och dekryptering. Det tillverkas på GlobalFoundries 28nm-process. AMD har ännu inte angett detaljer om chipets frekvens, effekt eller prestanda, men visade ett grundläggande diagram över chipet. (ovan)

Applied Micro har länge påstått att ha det första ARM-serverchipet på marknaden, med sin X-Gene 1 (känd som Storm) som innehåller 8 2.4 GHz-egna ARMv8-kärnor, fyra DDR3-minneskontroller, PCIe Gen3 och 6 Gbps SATA och 10 Gbps Ethernet. Detta är för närvarande i produktion på TSMC: s 40nm-process, säger företaget.

På Hot Chips drev Applied Micro sin X-Gene 2 (Shadowcat) -design, som kommer att finnas tillgänglig med åtta eller 16 "förbättrade" kärnor, som körs med hastigheter från 2, 4 till 2, 8 GHz, och lägger till en RoCE (RDMA over Converged Ethernet) Host Kanaladapter som en samtrafik utformad för att möjliggöra anslutningar med låg latens mellan kluster av mikroservrar. Detta är utformat för att användas i kluster, med ett enda serverställ som stöder upp till 6 480 trådar och 50 TB minne, som alla delar en enda lagringspool. Företaget säger att X-Gene 2 kommer att erbjuda cirka 60 procent bättre heltalprestanda, dubbelt så mycket som Memcache och cirka 25 procent bättre Apache-webbservering. Det tillverkas på en 28nm process och för närvarande provtagning.

Applied Micro säger att X-Gene 2 fyller ett mellanrum mellan konkurrerande mikroservrar (Cavium ThunderX, Intel Atom C2000 "Avoton, " och AMD Opteron A1100 "Seattle") och Xeon-servrar i full storlek. Det gav några detaljer om nästa generation, X-Gene 3 (Skylark), som är planerad att börja sampling nästa år. Detta chip kommer att ha 16 ARMv8-kärnor som körs upp till 3 GHz och kommer att tillverkas med 16nm FinFet-teknik.