Video: TSMC 28nm Layout (September 2024)
Medan chipförsäljare generellt sett inte introducerar nya chips vid den årliga International Solid State Circuits Conference (ISSCC), ger de ofta mer information om den inre funktionen av redan annonserade produkter. Här är några saker som jag tyckte är intressanta vid denna veckas utställning.
Intels Ivytown-serverarkitektur
Intel diskuterade den senaste versionen av sin Xeon E7-processorfamilj, ett chip med upp till 15 kärnor och 30 trådar, känd som Ivytown. Det är baserat på Ivy Bridge EP-arkitekturen som används i Xeon E5 2600 V2. Processorn är byggd med Intels 22nm-processteknik med Tri-Gate-transistorer (fenorna är 34 nm höga och 8 nm breda) och kommer att ersätta den nuvarande Westmere EX-baserade Xeon E7. Som jämförelse har den nuvarande Xeon E7, som produceras på en 32nm plan HKMG-processor, 10 kärnor och 20 trådar och har 30 MB L3-cache jämfört med 37, 5 MB i Ivytown-versionen.
En av de mer intressanta funktionerna i denna nya processorfamilj är dess modulära arkitektur. Golvplanet består av tre kolumner med fem kärnor, var och en med sin egen skiva L3-cache, en inbäddad ringbuss, och dedikerad IO längst upp och botten av kolumnerna (QPI-länkar längst upp och minneskontroller längst ner). Intel planerar att skapa en 10-kärnsversion genom att ta bort den högra kolumnen; och att skapa en 6-kärnsversion genom att ytterligare ta bort två rader.
Den 15-kärniga versionen har 4, 31 miljarder transistorer - vilket Intel säger är bäst för alla mikroprocessorer - och mäter 541 kvadratmillimeter. 10-kärnversionen har 2, 89 miljarder transistorer och mäter 341 kvadratmillimeter. 6-kärnvarianten har 1, 86 miljarder transistorer och mäter 257 kvadratmillimeter. Driftsfrekvenserna sträcker sig från 1, 4 GHz till 3, 8 GHz med TDP: er från 40W till 150W.
Den andra intressanta aspekten av Ivytown är dess minnesbuffertarkitektur. Samma munstycke stöder standardfyra-kanals DDR3-minne som körs upp till 1867MT / s och ett nytt fyra-kanals Voltage-Mode Single-Ended (VMSE) -gränssnitt till en minnesförlängningsbuffert som går vid 2667 MT / s. Sammantaget kan den stödja upp till 12 TB minne i en 8-uttagsserver - tre gånger minneskapaciteten för Westmere EX. 15-kärnsversionen kommer att finnas i två olika paket: en som är kompatibel med den befintliga Romley-plattformen (Socket-R) för enkla uppgraderingar och en annan som möjliggör en ny plattform med minnesbuffertar.
Mer Haswell-detaljer
Intel gav också ett antal detaljer om Haswell-arkitekturen, som används i den nuvarande Core-familjen. Detta använder även 22nm Tri-Gate-transistorer. Intel sade att Haswell integrerar flera nya tekniker, inklusive en helt integrerad spänningsregulator eller FIVR (konsolidera plattformen från fem spänningsregulatorer till en), inbäddad DRAM-cache för bättre grafikprestanda, lägre effekttillstånd, optimerad IO, AVX2-instruktioner och en bredare SIMD-heltal.
Det finns tre grundläggande variationer av Haswell: För det första finns det en fyrkärna som kommunicerar med en separat PCH (Platform Controller Hub) med snabbare grafik (två till fyra kärnor). För det andra finns det en ultrabook-plattform som kombinerar en dual-core Haswell med PCH i ett enda multipip-paket. Processorn stöder lägre effekttillstånd, PCH modifieras för lägre effekt, och de två kommunicerar över en lågeffektbuss, som alla minskar standbykraften med 95 procent. Äntligen finns det en version med Iris Pro-grafik och 128 MB eDRAM-cache i samma paket. Multi-chip-paketen använder en IO på paketet som ger hög bandbredd vid låg effekt mellan CPU och PCH och eDRAM.
Beroende på antalet CPU-kärnor och grafiken (GT2 eller GT3) har Haswell allt från 960 miljoner till 1, 7 miljarder transistorer och formen mäter 130 till 260 kvadratmillimeter. Den är utformad för att arbeta med 0, 7 till 1, 1 volt med ett brett frekvensområde från 1, 1 till 3, 8 GHz.
128 GB eDRAM-formen mäter 77 kvadratmillimeter och ger maximal bandbredd på 102 GBps. Intel sade att jämfört med samma system utan eDRAM ger den extra cachen prestandavinst på upp till 75 procent, även om den totala prestandan ökas med 30 till 40 procent.
AMDs Steamroller Powers Kaveri
AMD, som tenderar att lägga mer grafik på vad den kallar sina accelererade behandlingsenheter (APUs, eller processorer som kombinerar CPU och grafik) fokuserat på sin nya CPU-kärna, känd som Steamroller, som används i företagets nya Kaveri-serie processorer. Steamroller-kärnan, producerad i en 28nm stor CMOS-process, har 236 miljoner transistorer i ett område av 29, 47 kvadratmillimeter. Detta inkluderar två heltalskärnor, två instruktionsavkodningsenheter och flera delade element, inklusive instruktionshämtning, flytpunktsenhet och 2 MB L2-cache. AMD använder vanligtvis en av dessa Steamroller-moduler i sina "dual-core" -chips (återspeglar de två heltalskärnorna); och två i sina "quad-core" -chips.
Jämfört med den tidigare Piledriver-kärnan, som tillverkades på en 32 nm SOI-process, lägger Steamroller till en andra instruktionsavkodningsenhet, en större 96KB delad instruktionscache och andra förbättringar. AMD sade att detta ledde till upp till 14, 5 procent fler instruktioner per cykel, vilket innebär 9 procent bättre prestanda på enkelgängade applikationer och 18 procent bättre prestanda på dubbla trådade appar. Den kan också köras med 500 MHz högre frekvens vid samma effekt, eller leverera ungefär samma prestanda med en 38-procentig effektreduktion. Steamroller-kärnan är utformad för att arbeta med en intervall från 0, 7 till 1, 45 volt.
Mobila processorer från MediaTek, Renesas och Qualcomm
Ett antal företag gav presentationer om sina ARM-baserade processorer.
MediaTek talade om sin 28nm heterogena multi-core processor (HMP) med en fyrkärnig CPU och dual GPU. MediaTek-chipet har två Cortex A15-kärnor, som körs med 1, 8 GHz, och två Cortex A7-kärnor, som körs med 1, 4 GHz, kombinerat med en Imagination G6200 400MHz dual-core GPU. Den har också en full HD-hårdvarukodekod och en 13-megapixel bildsensorprocessor.
MediaTek talade också om PTP (Performance, Thermal and Power) -teknologi som övervakar chipet och styr ström. I detta fall sade företaget att PTP tillåter antingen en 23 procents ökning av klockhastigheten eller upp till 41 procent strömbesparing.
Detta chip använder ARM: s sanna HMP-behandling, vilket innebär att alla kombinationer av stora och små kärnor från en till fyra kan köras beroende på arbetsbelastningen. MediaTek sa att genom att använda riktigt HMP kan chipet leverera 33-51 procent bättre prestanda på tunga arbetsbelastningar eller 2-5x bättre energieffektivitet på lätta arbetsbelastningar, medan adaptiv termisk hantering ger ytterligare 10 procent prestandaökning.
Renesas presenterade en "föreslagen" 28mm HPM åttakärnig heterogen processor designad för mobila enheter och bilinfotainmentsystem. Chipet använder fyra 2GHz Cortex A15-kärnor och fyra 1GHz Cortex A7-kärnor. Den kan hantera alla 8 kärnor samtidigt för högsta prestanda, men den använder också den heterogena arkitekturen och strömhanteringsmetoderna för att optimera prestanda för vissa arbetsbelastningar eller kuvert.
Qualcomm beskrev sin digitala Hexagon-signalprocessor, som används i sina mobila SoC: er för en mängd multimedia- och modemapplikationer. Den nuvarande versionen tillverkas i 28mm HKMG bulk CMOS-process. Denna design riktar sig till höga instruktioner per klocka i motsats till höga driftsfrekvenser.
På ARM-serversidan talade Applied Micro om företagets första generationens 64-bitars ARMv8-processor, som tillkännagavs först under det senaste Open Compute-toppmötet. Detta är baserat på en "Potenza" -processormodul (PMD), som inkluderar två kärnor som delar 256KB L2-cache. Potenza tillverkas i 40 nm stor CMOS och varje PMD innehåller 84 miljoner transistorer och använder 14, 8 kvadratmillimeter matrisområdet. Den kan arbeta med upp till 3GHz vid 0, 9 volt, men i genomsnitt 4, 5W under typiska arbetsbelastningar. X-Gene 3-serverplattformen inkluderar fyra PMD: er (åtta kärnor), en delad 8 MB L3-cache och fyra DRAM-minneskanaler runt en central switch. Den integrerar också 10 GB Ethernet, SATA 2/3, PCIe Gen. 3 och USB 3.0.
Nästa generation av Chip Process Tech
Det fanns också ett par presentationer om nästa generations chipprocesssteknologi, eftersom nästan alla större chiptillverkare har planer på att flytta till 3D- eller FinFET-produktion vid 14 eller 16 nm noden (efter Intel, som redan levererar 22nm chips med sådan teknik).
Samsung talade om sin kommande 14nm FinFET-process, som visar en 128Mb 6T SRAM-grupp och testchip. Samsung sa att FinFET: er är en bra lösning för mobila SoC: er med låg effekt eftersom de ger god skalning, hög ström och låg läckage och har bra korta kanalkontroller.
Detta innebär också vissa utmaningar för SRAM, eftersom SRAM: s matningsspänning inte har skalat. SRAM tar nu upp 20-30 procent av matrisen i en SoC, men den använder cirka 40-50 procent av kraften. För att ta itu med dessa problem föreslog Samsung några nya tekniker för att använda SRAM med FinFET-transistorer vid lägre matningsspänning.
TSMC tog upp liknande problem och visade upp sitt 16nm 128Mb SRAM-chip. TSMC sade att FinFET: er har blivit en mainstream-teknik för produktion över 20 nm, men sade att kanalens bredd och längd med FinFET: er är en utmaning för att skala konventionell 6T-SRAM och matningsspänning. TSMC föreslog två skrivassistentekniker för att övervinna dessa problem.
Det här är ganska tekniska problem, men att lösa problemen är avgörande för att vi ska bli tätare och mer effektiva chips i framtiden.
