Vad är nästa för serverchips?

På den här veckans Hot Chips-konferens handlade de mest intressanta tillkännagivandena om avancerade processorer. Dessa är designade för stora Unix-baserade system, men de visar bara hur mycket kraft dagens high-end chips kan leverera. De är inte de typer av system som de flesta av oss kör i våra företags serverrackar eller som du ser i storskaliga datacentra, utan snarare är de som kör uppdragskritiska applikationer i stora företag, eller kanske i hög- prestationsberäkningssituationer.

Varje år är Hot Chips platsen där sådana chips får detaljerade introduktioner. Förra året såg vi IBMs Power 7+ och zNext, Fujitsus SPARC64 X och Oracle's SPARC T5, och i år lärde vi oss mer information om z-serien, Oracle's SPARC M6, såväl som efterträdare i IBM Power och Fujitsu SPARC X-serien.

Det mest fascinerande av dessa var IBMs Power8, som kommer att ha 12 kärnor, vardera kapabla att köra upp till åtta trådar, med 512KB SRAM nivå 2-cache per kärna (6 MB totalt L2) och 96 MB delad inbäddad DRAM som en nivå 3-cache. Det som gör systemet så ovanligt är delvis ett nytt minnesbuffertchip som heter Centaur, som innehåller 16 MB inbäddat DRAM i en L4-cache och en minneskontroller. Varje Power8-chip kan ansluta till åtta av dessa (för totalt 96 MB inbäddat DRAM L4 off-chip). Observera att varje Centaur också har fyra höghastighets DDR-portar för en total minneskapacitet på 1 TB per uttag.

Power8 kommer att vara ett stort chip på 650 mm ^2- chip, producerat på IBMs 22nm SOI-process. (Det i sig är anmärkningsvärt, eftersom IBM kanske är det enda företaget som kommersialiserar den processen.) Jämfört med den tidigare generationen Power 7+, som tillverkades på en 32 nm SOI-process, borde Power8 ha mer än dubbelt minne bandbredd vid 230 GBps. IBM säger att varje kärna ska ha 1, 6 gånger prestanda för Power7 på enkeltrådiga applikationer och två gånger SMT (symmetrisk flertrådad) prestanda.

IBM har flyttat från ett proprietärt gränssnitt till support för PCIe Gen 3 med sitt eget Coherence Attach Processor Interface (CAPI), vilket gör att acceleratorer som FPGA (helt programmerbara grindmatriser, som används för att påskynda specifika applikationer) har full hårdhet cache koherens. Och det har sagt att de kommer att licensiera kärnorna som en del av det nyligen tillkännagivna Open Power Consortium.

Företaget sa att de traditionella kunderna för Power Systems har varit banker, finansiella kunder och stora detaljhandlare, men talade om att arbeta för att utöka användningen till att omfatta big data och analys. IBM har ännu inte meddelat produkttillgänglighet, men i samtalet sa att det har "ett labb fullt av system."

IBM gav också mer information om sitt zEC12-processorsubsystem, som förhandsvisades förra året som "zNext." Systemarkitekturen, som är utformad för användning i z-seriens huvudramar, innehåller upp till sex centralprocessorchips (CP), anslutna till en systemkontroller (SC), alla kombinerade på en flischipmodul för att skapa en nod för systemet. (Varje system kan ha flera noder.) Varje CP har sex 5, 5 GHz-kärnor, alla med sin egen L1- och L2-cache, och 48 MB delad eDRAM L3-cache för totalt 2, 75 miljarder transistorer på en matris som mäter 598 mm ², producerad på 32 nm SOI. SC har 192 MB delad L4 eDRAM plus gränssnitten för de sex CP och använder 3, 3 miljarder transistorer på en matris som mäter 526mm ², också producerad på 32 nm SOI.

Företaget sa att det här chipet är optimerat för mycket virtualiserade miljöer, stora arbetsbelastningar med en bild och hög datadelning över processorer. IBM noterade att stordatorer fortfarande är hjärtat i de flesta bankomater, kreditkort och stora livsmedelsbutiker.

För Unix-system möter Power vanligtvis mot Intels Itanium, som inte var representerad vid årets utställning, och mot SPARC-baserade mönster från Oracle (baserat på Sun-förvärvet) och Fujitsu.

Oracle förhandsgranskade sin SPARC M6, som använder samma S3-kärna som den föregående M5, som var en sexkärnig / 48-trådkonstruktion med upp till 32 uttag, men borde skala upp till större mönster. M6 kommer att ha 12 kärnor / 96 trådar med 48 MB L3-cache, och är utformad för att skala upp till 96 uttag, med ett chip som heter Bixby, som fungerar som ett bridge-chip för att bättre möjliggöra minnes koherens mellan flera uttag. (För "limfri" skalning kan den skala upp till åtta uttag utan specialfartyg.) Exempelvis inkluderar ett aktuellt M5-32-system 32 M5 SPARC-processorer och 12 Bixby-chips. M6, som har 4, 27 miljarder transistorer, kommer också att tillverkas på en relativt standard 28nm CMOS-process.

Oracle sa att M6 var inställd för Oracle's programvara, inklusive dess grundläggande programvara och databasstack, såväl som i minnesdatabaser och applikationer.

Fujitsu visade upp sin SPARC64X +, sin efterträdare till SPARC64 X. Även detta verkar inte heller vara en enorm förändring; liksom sin föregångare har den 16 kärnor med två trådar vardera och 24 MB delad nivå 2-cache, och har cirka tre miljarder transistorer på en matris som mäter cirka 600 mm ². Men det erbjuder högre prestanda, upp till 3, 5 GHz och mycket högre toppprestanda, med Fujitsu som kräver 448 gigaflops och 102 GBps minne genomströmning. Den skalar upp till 64 uttag, med byggstenar på fyra processorer och två tvärstångschips (som det kallas XB: er). Varje uttag kan stödja upp till 1 TB DRAM. En stor förändring är att sammankopplingen mellan chips nu är mycket snabbare.

Fujitsu ropade också ut vad det beskrev som "programvara på chip" -motorer som är utformade för att påskynda specifika applikationer inklusive kryptering, decimaltalbibliotek och databasbehandling.

Både Fujitsu och Sun talade om de många års erfarenhet de hade för att utforma SPARC-chips och lovade ytterligare förbättringar som kommer.

Alla dessa processorer är inriktade på relativt små skivor av servermarknaden. Men tänk på den underliggande tekniken: stöd för 64 eller 96-uttag, med en terabyte minne per uttag, med saker som inbäddat DRAM, snabbare sammankopplingar och bättre sammanhållning. Allt är ganska fantastiskt och otroligt kraftfullt.